版图设计工程师岗位职责

工作地点
浙江台州

工作内容
1、完成从单个晶体管，功能模块到芯片整合的版图设计工作，并能根据电路原理图进行模拟及混合信号电路版图优化；
2、熟练使用Cadence软件，配合设计工程师完成版图布局布线，掌握常规的信号、器件匹配等基本知识；
3、完成Tapeout流程及检查，主要涉及DRC和LVS的参数提取；
4、完成设计文档及项目的归档工作。

职位名称：版图设计工程师

职位描述：
1. 合作完成基于业界先进的CMOS Finfet/FDSOI以及特色成熟工艺下的基础IP库，模拟及混合信号IP，无线射频IP，ASIC定制芯片等的版图正向开发；
2. 完成DRC/LVS/DFM等sign-off物理验证，寄生参数的抽取及设计优化；
3. 根据公司设计流程产生流片数据包。

职位要求：
1. 微电子/电子工程/物理电子等相关专业本科及以上学历；
2. 扎实掌握半导体器件，制造工艺，模拟电路原理等相关基础知识；
3. 符合以下条件者优先：
硕士学历；
熟悉Unix/Linux系统，Cadence/MentIC开发工具及流程；
Perl/Tcl/Skill脚本编程基础；
4. 有相关AI辅助设计及机器学习在IC设计中应用经验者优先；
5. 富有事业心和团队合作精神，良好的中英文听说读写能力。

工作地点：海口

Title: Layout Design Engineer

Responsibilities:
1. Collaborate on layout design of foundation IP library, Analog Mix-signal IP, Wireless RF IP ASIC chips based on the most advanced CMOS Finfet/FDSOI specialized mature processes.
2. Finish sign-off verification (DRC/LVS/DFM…), parasitic extraction, layout optimization.
3. Generate IP tape-out kits following design flow.

Requirements:
1. Bachelors above degree in Microelectronics, EE, Physical Electronics related majors.
2. Solid understanding of semiconductdevices, IC manufacturing, analog circuit principles.
3. Candidates meeting the following criteria are preferred:
Masters degree.
Be familiar with Unix/Linux OS, experiences in Cadence/MentEDA tools flow.
Scripting skills (Perl/Tcl/Skill).
4. Experience in AI-assisted design ML applications fIC design is a plus.
5. Self-motivated a good team player. Good communication skills in both Chinese English in either listening, speaking, reading writing.

Location: Haikou

任职要求：
1.微电子、电子工程、通信等相关专业本科或本科以上学历，二年或以上模拟/数模混合电路的版图设计工作经历；
2.熟悉Cadence Virtuoso Layout Editing工具，熟悉Verify工具DRACULA、Calibre；
3.了解CMOS工艺，ESD保护电路，Latchup的产生机制；
4.熟悉模拟/数模混合电路的版图设计方法和技巧；
5.工作态度积极主动，有良好的团队合作精神，细心，耐心。
 
职责描述：
1.负责模拟/数模混合电路的版图设计、验证；
2.分析代工厂所提供的工艺流程和设计规则，理解所用工艺器件的平面和纵向结构；
3.与设计工程师充分沟通，确保完全理解设计对版图的要求；
4.完成领导交办的其他工作。